新書上架！《芯粒設計與異質集成封裝》【美】

◆圖書簡介◆

《芯粒設計與異質集成封裝》作者在半導體封裝領域擁有40多年的研發和製造經驗。《芯粒設計與異質集成封裝》共分爲6章，重點介紹了先進封裝技術前沿，芯片分區異質集成和芯片切分異質集成，基於TSV轉接板的多系統和異質集成，基於無TSV轉接板的多系統和異質集成，芯粒間的橫向通信，銅-銅混合鍵合等內容。通過對這些內容的學習，能夠讓讀者快速學會解決芯粒設計與異質集成封裝相關問題的方法。

《芯粒設計與異質集成封裝》可作爲高等院校微電子學與固體電子學、電子科學與技術、集成電路科學與工程等專業的高年級本科生和研究生的教材和參考書，也可供相關領域的工程技術人員參考。

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◆ 目錄：◆

前言

第1章　先進封裝技術前沿 1

1.1　引言 1

1.2　倒裝芯片凸點成型及鍵合/組裝 4

1.2.1　倒裝芯片凸點成型 4

1.2.2　倒裝芯片鍵合/組裝 5

1.3　混合鍵合 6

1.3.1　混合鍵合的一些基本原理 6

1.3.2　索尼的CMOS圖像傳感器（CIS）混合鍵合 6

1.3.3　臺積電的混合鍵合 9

1.3.4　英特爾的混合鍵合 9

1.3.5　SK海力士的混合鍵合 11

1.4　2D IC集成 12

1.5　2.1D IC集成 13

1.5.1　封裝基板上的薄膜層 13

1.5.2　嵌入有機封裝基板的精細金屬線寬/線距RDL橋 15

1.5.3　嵌入扇出型環氧模塑料（EMC）的精細金屬線寬/線距RDL橋 16

1.5.4　精細金屬線寬/線距RDL柔性橋 18

1.6　2.3D IC集成 18

1.6.1　SAP/PCB方法 19

1.6.2　先上晶扇出型方法 21

1.6.3　後上晶扇出型方法 21

1.7　2.5D IC集成 24

1.7.1　AMD/聯電的2.5D IC集成 24

1.7.2　英偉達/臺積電的2.5D IC集成 25

1.7.3　2.5D IC集成的一些近期進展 26

1.8　3D IC集成 28

1.8.1　3D IC封裝（無TSV） 28

1.8.2　3D IC集成（有TSV） 31

1.9　芯粒設計與異質集成封裝 34

1.9.1　片上系統（SoC） 34

1.9.2　芯粒設計與異質集成封裝方法 35

1.9.3　芯粒設計與異質集成封裝的優點和缺點 38

1.9.4　賽靈思的芯粒設計與異質集成封裝 38

1.9.5　AMD的芯粒設計與異質集成封裝 38

1.9.6　CEA-Leti的芯粒設計與異質集成封裝 41

1.9.7　英特爾的芯粒設計與異質集成封裝 41

1.9.8　臺積電的芯粒設計與異質集成封裝 43

1.10　扇入型封裝 44

1.10.1　6面模塑的晶圓級芯片尺寸封裝（WLCSP） 44

1.10.2　WLCSP的可靠性：常規型與6面模塑型 46

1.11　扇出型封裝 48

1.12　先進封裝中的介質材料 52

1.12.1　爲什麼需要低Dk和低Df的介質材料 52

1.12.2　爲什麼需要低熱膨脹係數的介質材料 52

1.13　總結和建議 53

參考文獻 57

第2章　芯片分區異質集成和芯片切分異質集成 89

2.1　引言 89

2.2　DARPA在芯粒異質集成方面所做的努力 89

2.3　片上系統（SoC） 90

2.4　芯粒設計與異質集成封裝方法 92

2.5　芯粒設計與異質集成封裝的優點和缺點 94

2.6　賽靈思的芯粒設計與異質集成封裝 95

2.7　AMD的芯粒設計與異質集成封裝 96

2.8　英特爾的芯粒設計與異質集成封裝 101

2.9　臺積電的芯粒設計與異質集成封裝 108

2.10　Graphcore的芯粒設計與異質集成封裝 111

2.11　CEA-Leti的芯粒設計與異質集成封裝 112

2.12　通用芯粒互聯技術（UCIe） 114

2.13　總結和建議 114

參考文獻 114

第3章　基於TSV轉接板的多系統和異質集成 121

3.1　引言 121

3.2　硅通孔（TSV） 122

3.2.1　片上微孔 123

3.2.2　TSV（先通孔工藝） 123

3.2.3　TSV（中通孔工藝） 124

3.2.4　TSV（正面後通孔工藝） 124

3.2.5　TSV（背面後通孔工藝） 125

3.3　無源TSV轉接板與有源TSV轉接板 126

3.4　有源TSV轉接板的製備 126

3.5　基於有源TSV轉接板的多系統和異質集成（3D IC集成） 126

3.5.1　UCSB/AMD的基於有源TSV轉接板的多系統和異質集成 126

3.5.2　英特爾的基於有源TSV轉接板的多系統和異質集成 126

3.5.3　AMD的基於有源TSV轉接板的多系統和異質集成 129

3.5.4　CEA-Leti的基於有源TSV轉接板的多系統和異質集成 130

3.6　無源TSV轉接板的製作 130

3.6.1　TSV的製作 130

3.6.2　RDL的製作 131

3.6.3　RDL的製作：聚合物與電鍍銅及刻蝕方法 132

3.6.4　RDL的製作：SiO2與銅大馬士革電鍍及CMP方法 134

3.6.5　關於銅大馬士革電鍍工藝中接觸式光刻的提示 135

3.6.6　背面處理及組裝 137

3.7　基於無源TSV轉接板的多系統和異質集成（2.5D IC集成） 139

3.7.1　CEA-Leti的SoW（晶上系統） 139

3.7.2　臺積電的CoWoS（基板上晶圓上芯片） 139

3.7.3　賽靈思/臺積電的多系統和異質集成 140

3.7.4　Altera/臺積電的多系統和異質集成 142

3.7.5　AMD/聯電的多系統和異質集成 142

3.7.6　英偉達/臺積電的多系統和異質集成 144

3.7.7　臺積電含深槽電容（DTC）的多系統和異質集成 144

3.7.8　三星帶有集成堆疊電容（ISC）的多系統和異質集成 146

3.7.9　Graphcore的多系統和異質集成 147

3.7.10　富士通的多系統和異質集成 147

3.7.11　三星的多系統和異質集成（I-Cube4） 147

3.7.12　三星的多系統和異質集成（H-Cube） 149

3.7.13　三星的多系統和異質集成（MIoS） 149

3.7.14　IBM的多系統和異質集成（TCB） 149

3.7.15　IBM的多系統和異質集成（混合鍵合） 151

3.7.16　EIC及PIC的多系統和異質集成（二維並排型） 152

3.7.17　EIC及PIC的多系統和異質集成（三維堆疊型） 152

3.7.18　Fraunhofer基於玻璃轉接板的多系統和異質集成 153

3.7.19　富士通基於玻璃轉接板的多系統和異質集成 153

3.7.20　Dai Nippon/AGC基於玻璃轉接板的多系統和異質集成 155

3.7.21　GIT基於玻璃轉接板的多系統和異質集成 155

3.7.22　漢諾威萊布尼茨大學/烏爾姆大學的化學鍍玻璃轉接板 155

3.7.23　總結和建議 156

3.8　基於堆疊TSV轉接板的異質集成 158

3.8.1　模型建立 158

3.8.2　熱力設計 158

3.8.3　支撐片製作 161

3.8.4　薄晶圓夾持 163

3.8.5　模塊組裝 164

3.8.6　模塊可靠性評估 165

3.8.7　總結和建議 167

3.9　基於TSV轉接板的多系統和異質集成 167

3.9.1　基本結構 167

3.9.2　TSV刻蝕及CMP 170

3.9.3　熱測量 173

3.9.4　薄晶圓夾持 173

3.9.5　微凸點成型、C2W組裝和可靠性評估 175

3.9.6　20μm節距微焊點的失效機理 178

3.9.7　微焊點中的電遷移 178

3.9.8　最終結構 180

3.9.9　漏電流問題 180

3.9.10　結構的熱仿真及測量 185

3.9.11　總結和建議 186

3.10　基於TSV轉接板雙面集成芯片的多系統和異質集成 187

3.10.1　基本結構 187

3.10.2　熱分析——邊界條件 189

3.10.3　熱分析——TSV等效模型 190

3.10.4　熱分析——焊料凸點/底部填充料等效模型 190

3.10.5　熱分析——結果 191

3.10.6　熱力分析——邊界條件 193

3.10.7　熱力分析——材料屬性 193

3.10.8　熱力分析—結果 194

3.10.9　TSV的製作 196

3.10.10　轉接板頂面RDL的製作 200

3.10.11　含有頂面RDL的填銅轉接板的露銅 201

3.10.12　轉接板底面RDL的製作 201

3.10.13　轉接板的無源電學特性 204

3.10.14　最終組裝 205

3.10.15　總結和建議 208

3.11　基於硅穿孔（TSH）的多系統和異質集成 208

3.11.1　電學仿真及結果 209

3.11.2　測試結構 211

3.11.3　含UBM/ 焊盤和銅柱凸點的頂部芯片 213

3.11.4　含UBM/焊盤/焊料的底部芯片 214

3.11.5　TSH轉接板 216

3.11.6　最終組裝 216

3.11.7　可靠性評估 218

3.11.8　總結和建議 223

參考文獻 223

第4章　基於無TSV轉接板的多系統和異質集成 235

4.1　引言 235

4.2　扇出型技術 238

4.2.1　先上晶且面朝下 238

4.2.2　先上晶且面朝上 240

4.2.3　芯片偏移問題 241

4.2.4　翹曲問題 241

4.2.5　後上晶（先RDL） 242

4.2.6　EIC和PIC器件的異質集成 245

4.2.7　封裝天線（AiP） 245

4.3　專利問題 247

4.4　基於扇出型（先上晶）封裝的2.3D IC集成 247

4.4.1　扇出型（先上晶）封裝 247

4.4.2　星科金朋的2.3D eWLB（先上晶） 247

4.4.3　聯發科的扇出型（先上晶） 248

4.4.4　日月光的FOCoS（先上晶） 248

4.4.5　臺積電的InFO_oS和InFO_MS（先上晶） 249

4.5　基於扇出型（後上晶）封裝的2.3D IC集成 250

4.5.1　NEC/瑞薩電子的扇出型（後上晶或先RDL）封裝 250

4.5.2　Amkor的SWIFT（後上晶） 250

4.5.3　三星的無硅RDL 轉接板（後上晶） 250

4.5.4　臺積電的多層RDL轉接板（後上晶） 252

4.5.5　日月光的FOCoS（後上晶） 252

4.5.6　矽品科技的大尺寸扇出型後上晶2.3D 255

4.5.7　Shinko的2.3D有機轉接板（後上晶） 255

4.5.8　三星的高性價比2.3D封裝（後上晶） 257

4.5.9　欣興電子的2.3D IC集成（後上晶） 257

4.6　其他的2.3D IC集成結構 259

4.6.1　Shinko的無芯有機轉接板 259

4.6.2　英特爾的Knights Landing 259

4.6.3　思科的無芯有機轉接板 260

4.6.4　Amkor的SLIM 260

4.6.5　賽靈思/矽品科技的SLIT 262

4.6.6　矽品科技的NTI 262

4.6.7　三星的無TSV轉接板 262

4.7　總結和建議 264

4.8　基於ABF的2.3D IC異質集成 265

4.8.1　基本結構 265

4.8.2　測試芯片 267

4.8.3　晶圓凸點成型 268

4.8.4 　精細金屬線寬/線距/線高的RDL基板（有機轉接板） 268

4.8.5　積層封裝基板 271

4.8.6　翹曲測量 271

4.8.7　混合基板 273

4.8.8　最終組裝 275

4.8.9　有限元仿真及結果 275

4.8.10　總結和建議 281

4.9　基於互連層的2.3D IC集成 281

4.9.1　基本結構 281

4.9.2　測試芯片 282

4.9.3　精細金屬線寬/線距RDL轉接板 282

4.9.4　互連層 287

4.9.5　高密度互連（HDI）印製電路板（PCB） 288

4.9.6　混合轉接板的最終組裝 288

4.9.7　混合基板的特性 289

4.9.8　最終組裝 291

4.9.9　可靠性評估 291

4.9.10　總結和建議 299

4.10　2.3D IC異質集成中的低損耗介質材料的表徵 300

4.10.1　爲什麼需要低損耗介質材料 300

4.10.2　原材料及其數據表 301

4.10.3　樣品準備 302

4.10.4　法布里-珀羅開放式諧振腔（FPOR） 304

4.10.5　使用Polar和ANSYS設計的測試結構 309

4.10.6　測試結構製備 311

4.10.7　時域反射儀（TDR）測量及結果 313

4.10.8　有效介電常數（εeff） 314

4.10.9　矢量網絡分析儀（VNA）測量及基於仿真結果的校正 315

4.10.10　總結和建議 318

參考文獻 318

第5章　芯粒間的橫向通信 331

5.1　引言 331

5.2　剛性橋與柔性橋 333

5.3　英特爾的EMIB 333

5.3.1　EMIB技術的焊料凸點 335

5.3.2　EMIB基板的製備 335

5.3.3　EMIB的鍵合挑戰 336

5.4　IBM的DBHi 337

5.4.1　DBHi的焊料凸點 337

5.4.2　DBHi的鍵合組裝 338

5.4.3　DBHi的底部填充 342

5.4.4　DBHi的主要挑戰 344

5.5　舍布魯克大學/IBM的自對準橋 344

5.5.1　自對準橋V形槽開口的工藝流程 345

5.5.2　測試結果 348

5.5.3　自對準橋的主要挑戰 348

5.6　扇出型封裝剛性橋的專利 348

5.7　臺積電的LSI 350

5.8　矽品科技的FO-EB和FO-EB-T 350

5.8.1　FO-EB 351

5.8.2　FO-EB-T 354

5.9　日月光的sFOCoS 355

5.9.1　sFOCoS的基本結構及工藝流程 355

5.9.2　FOCoS-CL的基本結構及工藝流程 356

5.9.3　sFOCoS、FOCoS-CL之間的可靠性及翹曲比較 357

5.10　Amkor的S-Connect 358

5.10.1　含硅橋的S-Connect 359

5.10.2　含模塑RDL橋的S-Connect 360

5.11　IME的EFI 361

5.11.1　EFI的工藝流程 361

5.11.2　EFI的熱學性能 363

5.12　imec的硅橋 363

5.12.1　imec硅橋的基本結構 364

5.12.2　imec硅橋的工藝流程 364

5.12.3　imec硅橋的主要挑戰 365

5.13　UCIe聯盟 365

5.14　柔性橋 367

5.15　欣興電子的混合鍵合橋 367

5.15.1　封裝基板上含C4凸點的混合鍵合橋 368

5.15.2　芯粒晶圓上含C4凸點的混合鍵合橋 368

5.16　總結和建議 369

參考文獻 370

第6章　銅-銅混合鍵合 373

6.1　引言 373

6.2　直接銅-銅熱壓鍵合 373

6.2.1　直接銅-銅熱壓鍵合的一些基本原理 373

6.2.2　IBM/RPI的銅-銅熱壓鍵合 375

6.3　直接SiO2-SiO2熱壓鍵合 375

6.3.1　SiO2-SiO2熱壓鍵合的一些基本原理 375

6.3.2　麻省理工學院的SiO2-SiO2熱壓鍵合 377

6.3.3　Leti/飛思卡爾/意法半導體的SiO2-SiO2熱壓鍵合 377

6.4　銅-銅混合鍵合曆史的簡要介紹 379

6.5　銅-銅混合鍵合的一些基本原理 379

6.6　索尼的直接銅-銅混合鍵合 381

6.6.1　索尼的CIS氧化物-氧化物熱壓鍵合 381

6.6.2　索尼的CIS銅-銅混合鍵合 384

6.6.3　索尼的三片晶圓混合鍵合 386

6.6.4　索尼W2W混合鍵合的鍵合強度 387

6.7　SK海力士的銅-銅混合鍵合 388

6.7.1　面向DRAM應用的混合鍵合 388

6.7.2　鍵合良率的提升 390

6.8　三星的銅-銅混合鍵合 390

6.8.1　混合鍵合的特性 390

6.8.2　焊盤結構和版圖對混合鍵合的影響 391

6.8.3　銅-銅混合鍵合的空洞 392

6.8.4　12層存儲器堆疊的CoW混合鍵合 393

6.9　TEL的銅-銅混合鍵合 396

6.9.1　混合鍵合的仿真 396

6.9.2　銅的溼法原子層刻蝕 397

6.10　Tohoku的銅-銅鍵合 398

6.10.1　銅晶粒粗化 398

6.10.2　銅/PI系統的混合鍵合 401

6.11　imec的銅-銅混合鍵合 403

6.11.1　具有銅/SiCN表面形貌的混合鍵合 403

6.11.2　D2W混合鍵合 404

6.11.3　混合鍵合的熱學及機械可靠性 407

6.12　CEA-Leti的銅-銅混合鍵合 410

6.12.1　CEA-Leti/ams的無銅混合鍵合 410

6.12.2　CEA-Leti/SET的D2W混合鍵合 412

6.12.3　CEA-Leti/英特爾的D2W自組裝混合鍵合 413

6.13　IME的銅-銅混合鍵合 414

6.13.1　SiO2 W2W混合鍵合的仿真 414

6.13.2　基於SiO2的C2W混合鍵合的仿真 418

6.13.3　銅/聚合物C2W混合鍵合的仿真 421

6.13.4　C2W混合鍵合的良率提升 425

6.14　英特爾的銅-銅混合鍵合 429

6.15　Xperi的銅-銅混合鍵合 430

6.15.1　D2W混合鍵合—芯片尺寸效應 430

6.15.2　基於混合鍵合的多芯片堆疊 431

6.16　應用材料的銅-銅混合鍵合 432

6.16.1　混合鍵合的介質材料 432

6.16.2　混合鍵合的開發平臺 434

6.17　三菱的銅-銅混合鍵合 436

6.18　欣興電子的混合鍵合 437

6.19　D2W與W2W混合鍵合 440

6.20　總結和建議 440

參考文獻 442

◆ 前言：◆

前　　言

現階段至少有5種不同的芯粒（chiplet）設計與異質集成封裝方法，分別是：

1）芯片分區與異質集成（由成本和技術優化驅動）；

2）芯片切分與異質集成（由成本和半導體制造良率驅動）；

3）基於積層封裝基板上薄膜佈線層的多系統和異質集成（2.1D IC集成）；

4）基於無硅通孔（through silicon via，TSV）轉接板的多系統和異質集成（2.3D IC集成）；

5）基於TSV轉接板的多系統和異質集成（2.5D、3D IC集成）。

在芯片分區與異質集成中，例如帶有邏輯（logic）和輸入輸出（input/output，I/O）功能的SoC，被按功能劃分爲邏輯芯粒和I/O芯粒。這些芯粒可以通過前道芯片-晶圓（chip-on-wafer，CoW）或晶圓-晶圓（wafer-on-wafer，WoW）工藝完成堆疊（集成），然後採用異質集成技術將其組裝（集成）在單個封裝體的相同基板上。應該強調的是，前道工藝芯粒集成能獲得更小的封裝面積和更好的電氣性能，不過這不是必需的。

在芯片切分與異質集成中，如邏輯芯片等SoC被切分爲更小的芯粒，如邏輯1、邏輯2和邏輯3。然後通過前道CoW或WoW工藝方法進行集成（堆疊），再用異質集成技術將這些芯粒組裝在單個封裝體的相同基板上。同樣地，芯粒的前道集成工藝也不是必需的。

在基於積層封裝基板上薄膜佈線層的多系統和異質集成中，例如中央處理器（central processing unit，CPU）、邏輯芯片、高帶寬存儲器（high bandwidth memory，HBM）等SoC是由含薄膜佈線層的積層封裝基板支撐的，其發展是由高密度、高性能應用場景中的性能、封裝外形等因素所驅動的。

在基於無TSV轉接板的多系統和異質集成中，例如CPU、邏輯芯片、HBM等SoC是由精細金屬線寬（L）/線距（S）的再佈線層（redistribution layer，RDL）基板（有機轉接板）所支撐的，隨後再安裝在積層封裝基板上，其發展也是由高密度、高性能應用場景中的性能、封裝外形等因素所驅動的。

在基於TSV轉接板的多系統和異質集成中，例如CPU、邏輯芯片、HBM等SoC是由無源（2.5D）或有源（3D）TSV轉接板支撐的，隨後再安裝在積層封裝基板上，其發展是由極高密度、極高性能應用場景中的性能、封裝外形等因素所驅動的。

在接下來的幾年裡，我們將看到更多、更高水平的芯粒設計與異質集成封裝技術，有望在提高良率、降低成本、縮短面市時間、提升性能、改善封裝外形、降低功耗等方面獲得進一步的優化。然而對於大多數工程師、管理者、科學家和研究者而言，這些芯粒設計與異質集成封裝方法尚未被深刻理解。因此，目前無論是工業界還是學術界，都急需一本能對當前芯粒設計與異質集成封裝技術進行全面講解的書籍。《芯粒設計與異質集成封裝》寫作的目的就是爲了讓讀者能快速學會解決相關問題的方法；通過閱讀本書，還可以學習到在做系統層面決策時所必需的折中本質。

《芯粒設計與異質集成封裝》共分爲6章，它們分別是：①先進封裝技術前沿；②芯片分區異質集成和芯片切分異質集成；③基於TSV轉接板的多系統和異質集成；④基於無TSV轉接板的多系統和異質集成；⑤芯粒間的橫向通信；⑥銅-銅混合鍵合。

第1章介紹了半導體先進封裝領域的最新進展和技術趨勢。按照互連密度和電學性能，將先進封裝技術分爲2D、2.1D、2.3D、2.5D和3D IC集成，並分別進行了描述和討論。同時也介紹了扇入型封裝技術，例如6面模塑的晶圓級芯片尺寸封裝（wafer-level chip-scale package，WLCSP）及其與常規WLCSP的對比。還介紹了扇出型封裝技術，例如先上晶且面朝上（chip-first with die face-up）、先上晶且面朝下（chip-first with die face-down）、後上晶（chip-last）等技術及它們之間的主要區別。

第2章介紹了芯粒設計與異質集成封裝，特別是芯片分區異質集成以及芯片切分異質集成。重點介紹了它們的優點和缺點、設計、材料、工藝以及典型實例。本章首先將簡要介紹SoC以及美國國防部高級研究計劃局（Defense Advanced Research Projects Agency，DARPA）在芯粒異質集成方面所做的努力。

第3章介紹了基於無源/有源TSV轉接板的多系統和異質集成技術的最新進展。重點介紹了基於TSV轉接板的多系統和異質集成技術的定義、分類、優點、缺點、挑戰（機遇）以及多個典型實例。此外，也提出了一些建議。

第4章介紹了基於無TSV轉接板的多系統和異質集成技術（2.3D IC集成）的最新進展。也介紹了2.3D IC集成（有機轉接板）的一些挑戰（機遇）。此外，對2.3D IC集成技術提出了一些建議。最後，將介紹有機轉接板的低損耗介電材料的特性。本章一開始還將簡要介紹一些扇出型封裝技術的基礎知識和最新進展。

第5章介紹了芯粒間的橫向通信（橋連）技術。本章將介紹各種不同的橋連技術，包括嵌入在積層封裝基板和扇出型封裝的環氧模塑料（epoxy molding compound，EMC）中的剛性橋，以及其他應用場景下的柔性橋。本章還將簡要介紹UCIe的相關內容。

第6章介紹了銅-銅混合鍵合的最新進展和技術趨勢。重點介紹了銅-銅無凸點混合鍵合的定義、類型、優點、缺點、挑戰（機遇）以及典型實例。此外，也會提出一些建議。本章首先將簡要介紹直接銅-銅熱壓鍵合（thermocompression bonding，TCB）和直接SiO2-SiO2熱壓鍵合。

《芯粒設計與異質集成封裝》面向的主要對象是以下三類專業人員：①已經活躍在或者準備從事芯粒設計與異質集成封裝技術領域的專業人員；②在實際生產中遇到芯粒設計與異質集成封裝技術方面的問題並想要理解和學習更多解決問題方法的技術人員；③希望爲產品選擇一個可靠的、創新的、高性能的、高密度的、低功耗的以及高性價比的封裝方法的專業人士。《芯粒設計與異質集成封裝》同樣也可以作爲有志成爲我們電子行業、光電行業未來的領導者、科學家以及工程師的大學本科生和研究生的教科書。

我希望在芯粒設計與異質集成封裝技術發展前所未有的今天，當各位在面臨挑戰性難題的時候，《芯粒設計與異質集成封裝》可以爲各位提供有價值的參考。我也希望它有助於進一步推動芯粒設計與異質集成封裝技術有關的研發工作，爲我們提供更多技術全面的產品。當機構或企業掌握瞭如何爲他們的產品規劃並實現芯粒設計與異質集成封裝的方法，他們將有望在電子和光電子產業盡享成本、性能、功能、密度、功率、帶寬、品質、尺寸以及重量多方面性能提升所帶來的收益。我十分憧憬本書所提供的內容可以幫助芯粒設計與異質集成封裝技術的發展破除障礙，避免無效的投入，縮短設計、材料、工藝和製造的研發週期。

John H.Lau

於美國加利福尼亞州帕羅奧圖

◆ 作者簡介：◆

劉漢誠（John H.Lau）博士，美國電氣電子工程師學會（IEEE）會士、美國機械工程師學會（ASME）會士及國際微電子與封裝學會（IMAPS）會士。他曾在美國加利福尼亞州惠普實驗室/安捷倫公司擔任資深科學家超過25年。他獲得了伊利諾伊大學厄巴納-香檳分校理論和應用力學博士學位；在半導體封裝領域擁有40多年的研發和製造經驗，研究領域爲芯片異構集成、SiP、TSV、扇出型/扇入型晶圓級/板級封裝、MEMS、mini/ micro LED、3D IC集成、SMT和焊接力學等；發表500多篇論文，發明30多項專利，舉辦 300多場講座，撰寫20多部教科書；獲得ASME、IEEE、SME等學會頒發的多項榮譽。

◆ 譯者簡介：◆

蔡堅，清華大學集成電路學院研究員，IEEE高級會員，現擔任中國電子學會電子製造與封裝分會理事、國家集成電路封測產業鏈技術創新戰略聯盟副理事長及副秘書長、IEEE-EPS北京分會主席、電子元件與技術會議（IEEE-ECTC）技術委員會成員、國際電子封裝技術會議（ICEPT）技術委員會共同主席。主要從事先進封裝與系統集成技術的研究，承擔過多項國家科技重大專項課題。

◆ 版權信息：◆

芯粒設計與異質集成封裝 / (美) 劉漢誠著 ; 俞傑

勳等譯. -- 北京 : 機械工業出版社, 2025. 1. -- (集

成電路科學與工程叢書). -- ISBN 978-7-111-77296-5

Ⅰ. TN430.5

中國國家版本館CIP數據覈字第2025WR8804號

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必選本書的六大理由：

1. 填補國內空白：首部Chiplet技術全流程指南

技術全覆蓋：涵蓋芯片分區、切分異質集成、TSV/無TSV轉接板封裝、芯粒通信、混合鍵合等5大核心路徑，系統梳理Chiplet設計全流程。

行業最前沿：解讀DARPA、UCIe聯盟等權威機構動態，預判芯粒技術在AI、高性能計算、5G等領域的應用趨勢。

2. 權威作者背書：40年封裝經驗凝練

作者背景：劉漢誠博士爲IEEE/ASME/IMAPS三大會士，曾任惠普實驗室資深科學家，擁有500+論文、30+專利，被公認爲全球封裝領域泰斗。

實戰導向：書中案例源自三星、臺積電、英特爾等頂尖企業，如AMD的2.5D IC集成、索尼CMOS混合鍵合工藝，提供可直接複用的技術方案。

3. 破解技術瓶頸：模塊化封裝提升芯片算力

應對摩爾定律放緩：通過Chiplet模塊化設計，降低芯片開發成本50%以上，突破傳統工藝微縮極限，助力國產半導體“彎道超車”。

工藝細節無保留：詳解TSV轉接板製作中的翹曲控制、銅-銅混合鍵合空洞優化、低損耗介質材料選擇等核心難題，直擊良率提升痛點。

4. 教學與工程實踐深度融合

教材級體系：從2D/2.1D/2.3D到3D IC集成技術層層遞進，輔以550+高清彩圖，適合微電子、集成電路專業作爲教材。

工程師手冊：提供扇出型封裝芯片偏移解決方案、熱力學仿真模型、電遷移分析等實戰工具，縮短研發週期30%以上。

5. 獨有技術洞見與行業預測

獨家資料：首次公開臺積電CoWoS、英特爾EMIB、三星I-Cube4等頂尖封裝架構的技術細節，填補公開文獻空白。

趨勢前瞻：預判芯粒技術在存算一體、碳基芯片、光子集成等領域的應用潛力，爲企業佈局下一代技術指明方向。

6. 中文版專業適配，服務本土需求

權威翻譯：由清華大學蔡堅研究員領銜翻譯，確保術語精準、邏輯清晰，適配國內封裝產業鏈需求。

本土案例：補充中國芯粒技術發展現狀（如國產RDL轉接板進展），助力讀者把握國產替代機遇。

誰需要這本書？

工程師：半導體封裝、芯片設計從業者，需解決良率、熱管理、信號完整性等實際問題。

研究人員：探索混合鍵合、異質集成等前沿方向，獲取創新思路與技術趨勢。

高校師生：微電子、集成電路專業學生，構建從傳統封裝到Chiplet技術的知識體系。

企業決策者：技術管理者、投資人，需預判行業技術路線與市場機會。