《半導體》神盾旗下幹瞻3D晶片高速互連 UCIE 2.0對接臺積電SoIC製程

此次設計採用TSV（Through-Silicon Via）技術以實現訊號傳輸與電源供應，不僅大幅提升3D堆疊異質整合晶片的設計彈性，也強化整合效能。爲協助客戶加速從設計至量產的導入過程，幹瞻同步推出對應TSMC SoIC先進製程的完整晶圓級（Wafer-Level）與封裝級（Package-Level）設計驗證解決方案，加速IC設計公司晶片開發與驗證的流程。

繼日前加入英特爾晶圓代工加速IP聯盟（Intel Foundry Accelerator IP Alliance）與三星SAFE（Samsung Advanced Foundry Ecosystem）IP計劃後，幹瞻已爲英特爾與三星的IP夥伴，並陸續將自家先進產品導入兩大晶圓廠生態系統，以協助客戶強化其先進半導體產品競爭力。此3D異質整合與高速互連的設計，特別適用於高效能運算（HPC）伺服器與邊緣AI裝置，可有效提升AI推論與資料處理效率，滿足低延遲與高頻寬需求。

幹瞻科技總經理羅時豪表示：「幹瞻始終秉持技術導向的核心理念，也以與產業內的合作伙伴共同努力爲榮。此次順利完成設計定案，除自身團隊的投入外，更要感謝半導體產業合作伙伴，這也代表着客戶對幹瞻技術實力的高度肯定。」