CPO引領高速運算新時代 從設計到測試打造電光融合關鍵實力

圖一 : 思渤科技CAE 資深技術副理陳冠忠

【作者： 王岫晨】

光電整合將涉及半導體、光學、封裝、系統架構四大領域的深度協作。隨着AI運算需求增加。模型日益複雜、算力需求呈指數級增長，傳統傳輸技術正遭遇頻寬、功耗與距離的物理極限挑戰。光電整合憑藉高頻寬、低延遲與高效率，成爲突破傳輸瓶頸的創新核心解方。

?然而，從矽光子晶片、混合封裝到系統佈署，光電整合仍面臨多重挑戰。本次《共同封裝光學應用與挑戰》研討會聚焦於共同封裝光學元件（CPO）技術，深入解析高頻光電訊號、封裝架構與系統驗證三大關鍵。

高速電子與CPO設計新世代：信號完整性的挑戰與解方

在 AI 運算快速推進與高速資料傳輸需求爆發的當下，傳統電子系統架構面臨前所未有的挑戰。尤其在處理 800G 甚至 1.6T 資料傳輸的應用上，如何確保訊號完整性，成爲系統設計的關鍵門檻。思渤科技CAE 資深技術副理陳冠忠指出，「共同封裝光學（Co-Packaged Optics, CPO）」技術將是突破瓶頸的關鍵之一，而其所衍生出的設計與模擬需求，也正在深刻改變業界的工程流程。

根據市場趨勢，包含 NVIDIA、臺積電、Broadcom 與 Marvell 等大廠皆積極佈局 CPO 技術。尤其在大型語言模型帶動的多 GPU 並行架構中，交換網路的需求數量暴增，CPO 所提供的低功耗、高頻寬、低延遲的優勢，使其成爲多機架系統高速互連的唯一解方。

「AI 時代的算力要求不再只看單一元件的性能，而是整體系統中訊號傳遞的效率與準確性，」陳冠忠說明。傳統光電分離架構透過長距離走線實現訊號轉換，但隨頻寬升高，其所帶來的能耗、干擾與遲滯成爲難以承受的負擔。CPO 技術則將光引擎與交換 ASIC 晶片封裝在同一載板上，大幅縮短互連距離，減少訊號損耗，並提升整體效率。

設計挑戰：封裝、材料與熱管理三重門檻

不過，CPO 技術雖然具備高度潛力，但其實現過程卻充滿挑戰。陳冠忠指出，首先在封裝層面，由於需要極高精度地整合矽光子元件與交換晶片，因此無論是載板結構、組裝技術或是射頻路徑設計，都必須重新設計，對 SI 分析提出更高要求。

「材料的選擇直接影響電性與熱特性，必須在訊號傳輸與散熱效能間取得平衡，」他說。此外，高速運作下產生的熱亦是一大關鍵，必須精準模擬熱源分佈與材料導熱特性，避免影響元件可靠度。

爲了解決上述問題，思渤科技透過 Ansys 全系列模擬工具，實際分析多種 CPO 相關光電模組元件的 SI 問題。以下爲幾個代表性案例：

案例一：Photodetector 光偵測器

針對尺寸僅 250 x 300 μm 的光偵測元件，陳冠忠透過 Ansys HFSS 與 Q3D Extractor，模擬 10MHz 至 43.56GHz 的頻率響應，並提取 S11 參數與 RC 值，掌握元件在不同頻率下的反射與損耗特性。他強調：「S11 是衡量端口反射的關鍵指標，可以提前預測匹配不良帶來的訊號損失。」

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2025.07(第404期)量子運算蓄勢待發