Chiplet開發流程還存在哪些挑戰？

Chiplet將在半導體功能和生產效率上實現巨大飛躍，就像40年前的軟IP一樣，但在這一願景成爲現實之前，還有許多工作要做。需要有一個生態系統，而目前這個生態系統處於非常初級的階段。

如今，許多公司已達到光罩極限，被迫轉向多芯片解決方案，但這並未催生一個即插即用的芯粒市場。這些早期系統無需遵循標準即可運行，也不追求相同的效益。從設計角度來看，它們本質上仍在構建一個大型系統。

西門子EDA公司Tessent硅片測試解決方案DFT流程產品經理Vidya Neerkundar表示：“芯粒背後的理念是分而治之。你可以以更快的速度完成設計，並獲得更高良率的所有優勢。但是，當採用分而治之的策略時，你還需要考慮其他問題。你解決了一個問題，又會面臨新的挑戰，始終在追趕和應對不斷轉移的難題。”

業界對這些新問題的理解仍在逐步深入。“我們知道如何製造標準的芯粒，”Marvell技術副總裁兼定製解決方案首席技術官Mark Kuemerle表示，“例如HBM，它也是目前唯一的芯粒。它由JEDEC定義，標準明確規定了‘芯片的x、y尺寸，以及連接方式。任何人都可以設計與之通信的組件。’要讓開放的芯粒市場運轉起來，就必須具備同樣嚴格的標準體系。”

關鍵在於，要有足夠多的行業參與者齊心協力。“最大的問題是，‘這個行業的具體需求是什麼？’”弗勞恩霍夫IIS自適應系統工程部高級混合信號自動化部門經理Benjamin Prautsch表示，“很多企業都在觀望等待。需要有一些公司站出來，在不同利益方之間進行協調，努力找到共同點。”

這一過程可能比一些人預期的更久。“相關標準仍在不斷演進，”Cadence SSG產品營銷總監Mayank Bhatnagar表示，“像UCIe這樣的標準正在被整個行業採用，我相信它會迅速普及，但我們仍需等待數年時間。我預計未來3到5年內不會大規模落地，可能要到2030年代，我們纔會開始看到行業標準芯粒的廣泛應用。”

所需標準

封裝、測試、設計、功能通信、實現級互連等都需要標準化。目前，每家企業都有自己的標準。“現在有點像‘西部荒野’，”Ansys產品營銷總監Marc Swinnen表示，“百花齊放是好事，但問題在於，該採用哪種封裝技術？可選方案太多。每個OSAT都有自己的技術路線，甚至同一技術路線下還有不同版本，但並非所有技術都能成爲主流。這個市場遲早會經歷一輪洗牌。”

封裝領域正逐步向半導體行業的規範化靠攏。“對於中介層，頂級晶圓廠和OSAT廠商對規則和技術參數的定義有所不同，”新思科技工程副總裁Abhijeet Chakraborty表示，“這些參數和標準是使用中介層組裝芯片的必要條件，但目前它們各自爲政。對於物理驗證流程，不同企業開發方法和範式也存在差異。希望所有這些最終能實現標準化，這將大有裨益。”

雖然每個標準都有其作用，但關鍵在於形成規模效應。“英特爾成立UCIe小組時，大家興奮不已，”Marvell的Kuemerle表示，“有了die-to-die接口，大家都認爲芯粒的時代即將到來。但實際進展有限，原因在於還有很多其他必要條件尚未完善。將這些組件結合在一起會帶來很多複雜性，比如測試。必須弄清楚如何讓這些芯粒之間實現通信，這樣才能對所有芯粒進行有效的測試覆蓋。”

這些標準正在制定中。“早在上世紀90年代，就有IEEE1149.1標準，規定了每個芯片如何與電路板連接，”西門子的Neerkundar表示，“當時還有一種名爲BSDL的描述語言。現在有了IEEE 1838，定義了PTAP/STAP類型的機制，說明其如何應用於3D IC堆疊或2.5D封裝中。其他標準也在推進。IEEE標準P3405標準涉及互連測試和修復。如果你自行設計互連結構，該標準會明確相關規範；還有P1838A標準，討論了3D IC中的邊界掃描接口。”

所需的標準還有很多。“對於ESD領域，我們遵循IEC 61000標準，”Ansys產品經理Takeo Tomine表示，“該標準定義了機器模型、人體模型和充電設備模型。這些是從芯片到模塊再到系統的所有電氣設計人員都需遵循的標準。在芯片方面，設計團隊確實會遵循相關指導，晶圓廠也制定了設計規則手冊以匹配標準並設定特定限制。”

標準通常會迴避某些行業發展方向尚不明確的領域。Cadence的Bhatnagar表示：“標準會避免定義差異極大的內容。例如，UCIe並未定義通道的實現方式。英特爾是創始成員，並擁有自己的EMIB技術，但該標準避免要求使用任何特定技術。它僅定義了一些通道的關鍵參數，如電壓傳遞函數(VTF)和串擾規範。”

目前仍存在一些問題。“目前無法定義Socket標準，”NHanced總裁Robert Patti表示，“我們可以定義電源、接地和物理接口的間距。但無法嘗試定義統一電壓標準。我們可以在每個微型模塊中定義電源環，然後規定模塊內的信號以及層間信號。讓業內人士就電源等物理需求達成共識或許可行，但邏輯協議層面卻是‘百家爭鳴’。”

這就像“房間裡的大象”。弗勞恩霍夫的Prautsch表示“行業既希望實現標準化，又不希望承擔額外開銷，這是最大的挑戰。”

與軟IP類似，芯粒也需要配套的交付物以確保成功集成。“我們需要什麼樣的模型？”西門子中央工程解決方案總監Pratyush Kamal提出，“臺積電擁有自己的3D Blocks語言，並嘗試在IEEE內部公開推廣。OCP內部也在進行類似的努力，但尚未完全定義所有必需內容。以一個跨兩個芯片的混合信號3D IC爲例，當交付該芯粒時，除了物理形態，還需提供與整個堆疊結構關聯的SPICE網表，以支持完整仿真。多數情況下，進行芯粒集成時，用戶未必需要深入瞭解芯粒的內部結構。而是希望通過抽象模型僅關注接口邊界。但某些分析場景仍需要向集成商和封裝設計師開放芯粒的完整視圖。”

組織架構挑戰

爲構建基於芯粒的生態系統，企業必須審視自身組織架構並做好準備。“大多數大型企業已啓動項目和計劃，加速推進3D IC技術研發，”Ansys的Swinnen表示，“但他們需要進行組織重組。封裝歸屬於一個團隊，熱管理屬於另一個團隊，可靠性團隊獨立存在，芯片設計又是另一個部門。而3D IC要求所有這些團隊甚至在原型設計階段就緊密協作，但企業現有架構並未爲此優化。他們需要對團隊和管理職責進行內部調整，以整合必要的專業知識。”

研發流程也必須改變。“在佈局規劃階段，就必須考慮將功能拆分到多個芯片上，”Bhatnagar表示，“分層分區正在發生變化，因爲如果不這樣做，後續將引發一系列問題：可能無法利用可採用舊工藝節點的設計部分，或者最終導致兩個芯片之間需要極高的帶寬。這些問題本可以通過更完善的佈局規劃或細緻的功能劃分來避。進行分層拆分時，必須有正確的思維邏輯，因爲這會影響芯片間傳輸數據量、發熱情況、佈局間距以及可容忍的延遲。只有通過仔細的架構規劃，才能將影響降至最低。”

測試環節受到的影響尤爲顯著。“不能在完成組裝後再進行測試，因爲必須在組裝前確保每個芯片都是合格的，”Neerkundar表示，“這意味着需要在晶圓級別對芯片進行測試，即使堆疊在組件頂部的芯片引腳不會作爲封裝引腳引出，也需要在這些芯片上設置某種接觸機制。但在晶圓分選時，需要能夠與它們進行通信。業內稱之爲‘犧牲焊盤’，即使用常規C4凸點或標準凸點間距來連接和接觸，以完成晶圓分選。但這些凸點的間距比組裝完成後使用的微凸點要大，因此需要兩種測試方式：通過犧牲焊盤和標準凸點進行測試。組裝完成後，還需通過微凸點進行重新測試。”

整個行業也需要協同組織。“要讓芯粒在某個特定應用領域獲得成功，必須有足夠多的企業致力於推動其成功，”Kuemerle表示，“如果八家不同的企業聯合起來——四家特定3D芯粒的用戶和四家開發商——花三年時間在標準組織中就封裝尺寸、電源傳輸、信號引腳分配、數據速率等達成共識，那麼標準就有可能實現。他們必須對細節進行非常嚴格的檢查。”

工具和流程

目前，異構集成技術僅由垂直整合型企業主導，這是有原因的。“這種設計非常複雜，”Kuemerle表示，“當我們開展基於芯粒的項目或3D集成項目時，需要創建一個完整的驗證環境來支持該項目。如果企業擁有所有相關的輸入，才能確保達成設計目標，並實現芯片間所需的功能交互。雖然已有工具正在開發中，但目前尚無任何工具能實現無縫銜接的全流程支持。企業必須構建自定義環境，以便並行進行這些開發項目。物理實現也是如此。我們仍需反覆檢查以確保芯片間的匹配性，因爲頂層芯片所需的所有信號都需通過基底芯片和中間層芯片傳輸，因此必須確保互連的準確性。雖然可以藉助工具輔助，但仍需進行另一層面的自定義檢查，以確保集成成功。”

當所有設計要素協同開發時，才能構建標準化流程。“多芯粒集成需要系統級協同設計，”Rapidus設計解決方案現場首席技術官Rozalia Beica表示，“這涉及熱模型、電源模型和互連模型。這些模型支持芯粒、封裝和基板的同步設計與集成，確保精確的熱管理和電源管理，以及芯片間的可靠通信。”

這些芯片無需標準流程。“我們擁有龐大的3D客戶羣，而且都是自研的，”NHanced的Patti表示，“他們使用標準工具，但這些設計考量都是手動完成的。他們會編寫腳本、臨時提出修復冗餘方案、決定如何篩選零件等，以便找到已知的良好芯片。所有這些都是使用EDA工具完成的手動操作，也可能使用的是2D工具。我們依賴企業內部積累的經驗法則進行設計。目前EDA工具的應用主要集中在HPC複合體和加速器領域，因爲這些場景都聚焦於UCIe接口，具備一定標準化基礎，但客戶羣體仍非常有限。”

要實現開放的芯粒市場，必須將一些環節解耦。“當多個芯粒來自不同供應商時，必須進行系統級分析，新思科技的Chakraborty表示，“這意味着需要與這些芯粒相關的分析模型，例如芯片熱模型。同樣，還需要用於IR和EMIR分析的功耗模型。此外，，還需分析應力和熱機械應力等廣泛類別。這些無法在單個芯片級別完成分析。那麼，當混合搭配來自不同供應商的芯片和解決方案時，如何在系統層面進行分析呢？安全性也很重要，尤其是在複用來自其他供應商的芯粒和解決方案時，如何確保芯片的安全性和完整性？所有這些都非常重要，必須以可靠的方式協同解決。”

業界必須弄清楚芯粒供應商必須提供哪些信息，以及哪些細節可以保密。“我們擁有能夠定義每個凸點的電壓降（IR drop）的模型，而不會泄露凸點下方的內容，”Bhatnagar表示，“與任何IP一樣，模型中總是存在泄露過多信息的問題。此外，模型也需要足夠精確。最初，企業會在封閉的生態系統中工作，他們信任生態系統合作伙伴會正確使用模型，僅將其用於既定用途。隨着這些模型的成熟，它們將在不泄露核心機密的前提下提供足夠詳細的信息。就像供需關係一樣，模型生成和模型使用將同步進行。這就是爲什麼我認爲三到五年內不會形成市場的原因。並非企業缺乏開發芯片的技術，我們擁有完整的3D IC集成工具，可以讀取所有模型並進行分析。工具和模型定義已經存在，但信任需要時間積累。”

目前，業界尚未掌握所有必要文件或模型的完整清單。“我們目前正在整理工具和接口文件格式的清單，甚至還要留意將設計從一個合作伙伴移交給另一個合作伙伴時可能遇到的挑戰，”Prautsch說道，“關鍵在於接口挑戰。必須從兩個角度來看待這個問題，封裝設計公司和芯片設計公司必須瞭解彼此的設計領域。”

慢慢地，一切都會融合發展。“不能孤立地發展工具或標準，必須讓兩者協同演進。”Neerkundar表示，“你需要有標準和支持該標準的工具。只有這樣，業界纔可以研究如何設計芯片、購買芯粒，並獨立組裝不同供應商的芯片，然後打造屬於自己的獨特芯片。我們尚未抵達這一階段。”